智驾芯片正迎来架构范式转变——DSA异构集成+驾舱融合+RISC-V。申万宏源证券研究所研报指出，算法收敛为“Transformer+E2E+VLM/VLA”架构后，增加DSA进行算子优化成为趋势；E/E架构集中化驱动智驾域与座舱域从multi-box向one-chip融合。英伟达Thor算力高达2000TOPS，德赛西威、亿咖通等Tier1已推出舱驾融合方案。本文基于申万宏源研报，深入解析DSA异构集成与驾舱融合的技术趋势。
DSA异构集成——算法收敛驱动的硬件优化
智驾算法正收敛为“Transformer+E2E+VLM/VLA”架构，对底层硬件提出新的优化需求。传统GPU架构对Transformer的矩阵乘加、并行、多模态等计算负载效率不高，增加专用加速引擎DSA进行针对性优化成为趋势。
晶圆层级采用Chiplet（芯粒组合）实现灵活、成本效益、可扩展和可定制。瑞萨R-Car X5H SoC支持基于Chiplet扩展的智驾+座舱+网关单芯片集成。英伟达Thor揭示三大趋势：增加算力+Transformer引擎+驾舱融合，算力高达2000TOPS@FP8。
驾舱融合——从multi-box到one-chip
E/E架构集中化+成本效益驱动下，智驾域与座舱域逐渐融合，演进路径为multi-box→one-box→one-chip。one-chip方案将智驾、座舱、泊车功能集成于单颗SoC，显著降低系统成本、减少重量和体积、提升数据通信带宽。
主要Tier1已推出跨域融合方案：亿咖通Super Brain基于芯擎SE1000实现单芯片舱行泊一体；德赛西威ICPS01E基于高通SA8775（最高72TOPS）实现舱行泊一体；联想AH1基于英伟达Thor（730-2000TOPS）专为L2++设计。银河舱驾融合计算平台基于地平线J6+高通芯片，重量减少40%、体积减少30%、数据通信带宽提升30倍。
one-chip方案的竞争优势
one-chip方案的核心优势在于：成本降低——单颗SoC替代多颗，BOM成本显著下降；系统简化——减少线束和连接器，提升可靠性；通信效率——数据在芯片内部高速传输，延迟降低；OTA升级——整车OTA时间缩短至30分钟以内。
据佐思汽车研究统计，2025年将有更多one-chip方案量产。黑芝麻武当C1200系列、芯擎AD1000（256TOPS）均支持单芯片舱行泊一体。驾舱融合有望成为2025-2027年智驾渗透率提升的重要技术支撑。
技术挑战与演进方向
驾舱融合面临三大挑战：功能安全——智驾需ASIL-D等级，座舱需ASIL-B，单芯片需实现安全隔离；实时性——智驾任务需确定性低延迟，座舱任务对延迟容忍度更高；算力分配——需动态调度算力资源满足不同场景需求。
英伟达Thor通过MIG（多实例GPU）实现故障隔离机制，保证智驾安全应用。单芯片同时运行Linux、QNX和安卓版本不同操作系统，是驾舱融合的关键技术突破。2025年one-chip方案有望在极氪、小米、理想、比亚迪等车型率先搭载。
表2：主要Tier1舱驾融合方案对比| Tier1 | 方案 | 主控SoC | 算力 | 功能 |
|---|
| 亿咖通 | Super Brain | 芯擎SE1000 | 200K+900G | 舱行泊一体 |
| 德赛西威 | ICPS01E | 高通SA8775 | 最高72TOPS | 舱行泊一体 |
| 联想 | AH1 | 英伟达Thor | 730-2000TOPS | L2++舱驾一体 |
