在EUV光刻机出口受限的背景下，多重图形化技术正成为中国大陆推进先进制程的核心路径。财通证券《半导体产业链深度报告》显示，28nm及更先进节点普遍采用多重图形化技术，台积电前研发副总裁林本坚表示，依托现有浸没式DUV光刻机，通过四重曝光制造5nm芯片依然可行，后续最多可通过六重曝光实现更先进工艺。自对准四重图形（SAQP）和多重曝光（LELELE）工艺需要大量刻蚀和薄膜沉积步骤，有望带动国产刻蚀、沉积设备需求大幅增长。本文从技术原理、工艺复杂度、设备需求三个维度，解析多重图形化技术的突破前景。
多重图形化技术——无需EUV的先进制程路线图
采用193nm光源的DUV光刻机极限分辨率为38nm，集成电路中微小结构成型通常需要使用多重图形化技术。多重图形化主要包括自对准多重图形（SADP/SAQP）和多重曝光刻蚀（LELE/LELELE）两大类。SADP技术先利用浸没式光刻机形成节距较大的线条结构，再通过侧墙图形转移的方式，每次形成间距为原先1/2的线条结构，适合线条排列规则的图形层，如FinFET工艺中的Fin或后段金属线条。SAQP通过两次侧墙转移实现四倍密度提升。多重曝光光刻工艺将版图图案分解到多张掩膜版上，通过多次曝光和刻蚀迭代形成完整硅片图案。在20/22nm节点，双重曝光（LELE）已广泛应用；14/16nm节点引入三重曝光（LELELE）。随着特征尺寸缩小，可进一步引入四重、六重曝光。林本坚指出，使用DUV机器时多次曝光需精确对准，耗时且可能未对准导致良率降低，但四重曝光造5nm芯片依然可行，六重曝光可实现更先进工艺。
工艺复杂度与设备需求——刻蚀沉积步骤数量远超EUV方案
多重图形化工艺的代价是大幅增加的工艺步骤。在7nm节点，DUV多重图形化方案需约40+层光刻步骤，而EUV仅需约20层。自对准四重图形（SAQP）需多次侧墙形成和刻蚀步骤，对薄膜沉积和刻蚀设备的精度、稳定性要求极高。LELELE三重曝光涉及多次光刻-刻蚀循环，套刻精准度控制难度大。ASML数据显示，多重图形化方案的总工艺步骤数可达EUV方案的2倍以上，光刻、刻蚀、沉积、清洗等各环节步骤均显著增加。Samsung官网资料显示，多重图形化工艺复杂程度远超EUV，尤其在7nm及以下节点，良率控制和成本管理难度更高。对于中国大陆而言，多重图形化路线的设备需求结构发生变化——光刻机的限制部分被刻蚀机和沉积设备的增量需求所对冲，国产刻蚀设备（中微公司）、薄膜沉积设备（拓荆科技）有望在多重图形化工艺中获得更多验证和采购机会。
EUV与DUV多重图形化工艺步骤对比（7nm节点）| 工艺环节 | EUV方案 | DUV多重图形化方案 |
|---|
| 光刻步骤 | 约20层 | 约40+层 |
| 刻蚀步骤 | 较少 | 成倍增加 |
| 沉积步骤 | 较少 | 成倍增加 |
| 总工艺步骤 | 基准 | 2倍以上 |
国内半导体设备企业迎来需求扩容机遇
多重图形化工艺对刻蚀和薄膜沉积设备的数量和质量要求显著提升。北方华创提供刻蚀、薄膜沉积、热处理等系列设备，产品线覆盖ICP刻蚀、CCP刻蚀、PVD、CVD等，可在多重图形化工艺各环节供应。中微公司CCP刻蚀设备已进入5nm及以下产线，在介质刻蚀领域具备国际竞争力。拓荆科技PECVD、ALD、SACVD等薄膜沉积设备可满足SAQP侧墙形成、硬掩膜沉积等关键步骤需求。AMAT研究显示，SAQP工艺需要大量刻蚀与沉积步骤的交替循环，每层侧墙的形成都涉及沉积-刻蚀-沉积的多步组合。随着国内先进制程产线扩产，多重图形化相关设备需求有望持续增长。此外，掩膜版和光刻胶等材料环节也将在多重曝光工艺中受益，形程新材、华懋科技的光刻胶产品，兴森科技的载板等均有望获得更多验证机会。
多重图形化技术的现实局限与长期突破路径
多重图形化技术虽能短期缓解EUV缺口，但存在明显局限。一是良率问题，多次曝光需精确对准，偏差会累积影响最终良率，随着曝光次数增加良率呈指数下降。二是成本问题，DUV多重图形化在7nm以下节点单位芯片成本已高于EUV方案。三是产能问题，多次曝光延长了晶圆在产线上的加工时间，降低单位设备产出。因此，多重图形化更适合作为过渡方案。长期看，三维异构集成、GAA晶体管、3D DRAM等新兴技术有望与多重图形化协同，共同推动国内半导体制造向更先进节点迈进。国内企业在光刻机、量检测设备等环节仍需持续攻关，以构建完整自主的先进制程能力。
