端侧AI芯片的竞争力不仅取决于计算和存储单元本身，更取决于封装架构对带宽、功耗、成本的综合优化。中邮证券《端侧大模型近存计算，定制化存储研究框架》报告深入剖析了华邦CUBE的3D堆叠架构——将SoC置于上方、DRAM置于下方，省去SoC中的TSV工艺，降低芯片尺寸和成本，同时利用3D DRAM TSV将信号引至外部，实现高带宽低功耗近存计算。本文从先进封装分类、CUBE封装创新、3DCaaS生态三个角度，解析定制化存储的封装技术路径。
先进封装的两大路线——基于XY平面的RDL延伸与基于Z轴的TSV堆叠
先进封装技术可归为两大类。第一类是基于XY平面延伸，主要通过RDL（再分布层）进行信号延伸和互连，没有TSV硅通孔，通常没有基板，RDL依附在芯片硅体或附加Molding上，封装较薄，适合智能手机等紧凑设备。代表技术包括FOWLP（扇出晶圆级封装）、台积电InFO、FOPLP（面板级封装）、英特尔EMIB（嵌入式多芯片互连桥）。第二类是基于Z轴延伸，主要通过TSV（硅通孔）进行信号延伸和互连，分为2.5D TSV和3D TSV。代表技术包括台积电CoWoS（2.5D）、HBM（3D DRAM堆叠）、三星X-Cube、英特尔Foveros、台积电SoIC（无凸点键合）。CUBE属于基于Z轴的3D TSV DRAM，但它将SoC置于上方，省去SoC的TSV，以此降低成本和功耗，是3D TSV技术的一种创新变体。
CUBE的封装创新——SoC无TSV、DRAM含TSV、混合键合优化信号完整性
传统SOC封装方案中，为连接翻转的DRAM，SoC需制作TSV，这消耗宝贵的硅面积，增加成本和复杂度。华邦CUBE采用不同方案：SoC被翻转并连接到CUBE晶片上，SoC裸片置于顶部（散热好），CUBE DRAM裸片置于底部。关键创新点：1）SoC芯片中没有TSV，降低成本、复杂性和硅面积；2）CUBE DRAM通过TSV实现信号引出，但仅DRAM需TSV工艺；3）CUBE可包含硅电容器等集成无源器件（IPD），为SoC提供稳定电源，减少分立MLCC数量，节省板级空间。因此CUBE充当"DRAM+硅电容+硅中介"的角色，称其为"元件"（Element）。性能上，每个核心SRAM单元需6个晶体管，而DRAM单元仅需1个晶体管。使用相对便宜的20nm DRAM工艺，CUBE的密度是采用相对昂贵的14nm工艺实现SRAM芯片的5倍。TSV技术及uBump/混合键合降低功耗、节省SoC设计面积，实现高效、极具成本效益的解决方案。
传统封装与CUBE封装对比| 特征 | 传统SOC封装 | CUBE方案 |
|---|
| SoC中TSV | 需要 | 不需要（省面积/成本） |
| 散热设计 | DRAM在上，散热差 | SoC在上，散热好 |
| 集成无源 | 需大量离散MLCC | 可集成硅电容 |
| 存储密度 | SRAM密度低 | DRAM密度为SRAM 5倍 |
3DCaaS一站式服务平台——联电、智原、日月光、Cadence联合赋能
华邦推出的3DCaaS（3D CUBE as a Service）平台，将CUBE从芯片概念升级为完整解决方案。该平台由华邦主导，联合联电、智原、日月光、Cadence等合作伙伴，为客户提供一站式服务。具体分工：联电负责CMOS晶圆制造和晶圆对晶圆混合封装技术；华邦导入客制化CUBE架构并提供DRAM wafer；智原提供全面的3D先进封装一站式服务，以及存储IP和ASIC小芯片设计服务；日月光负责晶圆切割、封装和测试服务；Cadence负责晶圆对晶圆设计流程，提取TSV特性和签核认证。客户通过3DCaaS，可轻松获得CUBE KGD内存芯片、2.5D/3D后段工艺（CoW/WoW），还可享受硅电容、中介层等技术附加服务。这一平台大幅缩短了端侧AI芯片厂商的开发和验证周期，降低了定制化存储的准入门槛，有望加速CUBE在智能穿戴、AR/VR、工业物联网等场景的规模化应用。
与HBM的封装差异——CUBE适合端侧，HBM适合数据中心
从封装角度看，HBM与GPU/CPU通过硅中介层（Si Interposer）互联，属于2.5D CoWoS方案，需要多层高密度布线，封装成本高昂，且整体尺寸大、功耗高。CUBE采用3D堆叠，将SoC和DRAM直接键合（可混合键合或uBump），省去中介层，封装更紧凑。CUBE的I/O数量（1K）与HBM相当，但通过相对低频（2Gbps）和并行端口实现高带宽，避免高频带来的功耗和信号完整性问题。此外，CUBE可提供非TSV和TSV堆叠两种版本，为不同应用提供优化带宽的灵活性。在端侧AI推理场景中，CUBE的封装方案在成本、尺寸、功耗上均优于HBM，成为边缘计算设备中近存计算的优选方案。
