PECVD在先进逻辑及存储用量提升30~50%。在90nm CMOS芯片工艺中，大约需要 40 道薄膜沉积工序，在 FinFET 工艺产线（目前从 22nm、14nm到 3nm），大约需要超过 100 道薄膜沉积工序，涉及的薄膜材料由 6 种增加到近 20 种，对于薄膜颗粒的要求也由微米级提高到纳米级。根据产业链调研，以 PECVD 为例，在先进逻辑及存储产线，设备用量比成熟产线提升30~50%。例如，PECVD 被用于先进逻辑的硬掩模层制备中。当芯片制程小于 28nm、特别是小于 10nm 时，传统掩膜光刻技术无法满足精度要求，需要用硬掩模层作为光刻牺牲层置于光刻胶和基底之间，具有刻蚀选择性的硬掩模层能够实现细微图形的定义和高精度刻蚀，且不会破坏下层基底材料。硬掩模层通过 PECVD 沉积，根据 LAM 介绍，该层需要超光滑和均匀的薄膜以保证光刻精度，且保持良好的薄膜机械强度以避免在非常高的深宽比下图案坍塌。在 FLASH 存储芯片领域，随着主流制造工艺已由 2D NAND 发展为 3D NAND 结构，结构的复杂化导致对于薄膜沉积设备的需求量逐步增加。根据东京电子披露，薄膜沉积设备占 FLASH 芯片产线资本开支比例从 2D 时代的 18%增长至 3D 时代的 26%。3D NAND 的核心工艺包括薄膜沉积、金属填充、高深宽比的刻蚀。PECVD 作为薄膜沉积的核心工艺，占比保持第一，担负着多层栅极堆叠（ONON 或 OPOP）、牺牲层/间隔层/绝缘层沉积等核心任务，其中，多层栅极堆叠多大于 100 层，要求极高均匀性、平整性、附着性，对 PECVD 的技术提出更高要求。